Quand le marketing aura épuisé les chiffres après la virgule, il faudra trouver autre chose. Le centre de recherche belge imec a publié sa feuille de route 2026, qui pousse la miniaturisation des transistors jusqu’au nœud 0,3 nm à l’horizon 2038, avec une étape CFET jugée viable dès le 0,7 nm. Détail qui change la donne : imec admet désormais que le nom du nœud compte moins que la taille des cellules, le vrai juge de paix de la densité.
La trajectoire s’inscrit dans le passage des transistors GAA (gate-all-around) vers des architectures empilées, pendant que les labos creusent les matériaux au-delà du silicium. Rappel utile : ces noms de nœuds ne décrivent plus aucune dimension physique réelle. Ce sont des étiquettes de génération, pas des règles graduées.
Points clés
- imec vise le nœud 0,3 nm à l’horizon 2038, après des étapes à 0,7 nm et 0,5 nm
- Le transistor CFET, qui empile verticalement les types n et p, deviendrait viable dès 0,7 nm
- imec recentre le débat sur la taille des cellules plutôt que sur le nom du nœud
- La densité future reposera sur l’EUV, les matériaux 2D, le backside power delivery et les empilements 3D
0,7 nm pour le CFET, puis cap sur 0,3 nm
D’après la feuille de route d’imec, le basculement vers le CFET (complementary field-effect transistor, ou transistor à effet de champ complémentaire) deviendrait pertinent à partir du nœud 0,7 nm. Le principe : empiler verticalement les transistors de type n et p pour libérer de la surface au sol.
La même roadmap fixe ensuite des jalons à 0,5 nm, 0,3 nm et au-delà, avec une cible 2038 pour le 0,3 nm. Surtout, imec ne présente plus la réduction des transistors comme le seul moteur de densité. La taille des cellules logiques et mémoire pèse désormais autant dans l’équation.
Le tout prolonge les travaux du centre belge sur les générations futures de transistors, alors que les fondeurs de pointe industrialisent déjà des procédés de l’ordre du 2 nm et préparent le 1,4 nm.
Pourquoi la taille des cellules compte plus que le nom du nœud
Dans les technologies avancées, la densité ne tient pas qu’à la longueur de grille ou au pitch métallique. La taille des cellules SRAM et des cellules standard détermine de plus en plus combien de fonctions logent sur une même surface. C’est le point central de cette feuille de route : à mesure que les structures se complexifient, le vocabulaire des nœuds devient une jolie fiction marketing, tandis que la densité à cellule égale fait le vrai travail.
Le contexte industriel suit la même pente. Les grandes roadmaps misent sur les architectures empilées, des interconnexions plus serrées et de nouveaux matériaux de canal pour succéder au silicium. Le CFET reste, depuis plusieurs années, l’un des candidats les plus crédibles pour prolonger la densité logique après les GAA.
imec, feuille de route 2026 : « Cell sizes gain importance » (la taille des cellules gagne en importance).
Un horizon qui dépasse largement le calendrier commercial
La publication d’imec relève d’un cycle de recherche qui court bien au-delà des lancements produits. Ces feuilles de route servent de boussole aux équipementiers, aux fondeurs et aux concepteurs de puces. Elles posent aussi des jalons pour l’EUV, les matériaux 2D, le backside power delivery et les empilements 3D, autant de briques qui devront s’emboîter pour approcher ces générations.
Le message tient en une ligne : la densité de demain ne dépendra pas d’un seul paramètre. Entre nom de nœud, architecture transistor, taille des cellules et interconnexions, c’est toute la pile technologique qui décidera de la quantité de logique tenant sur un bout de silicium. Et accessoirement, de combien de zéros après la virgule le service marketing pourra encore aligner.
